在视频处理领域由于处理的数據量大，算法复杂度高使得处理的实时性成为难题。如果使用专门的视频算法器件在保证实时性的同时却使系统的灵活性大大降低。TI公司的TMS320DM642(简称DM642)以其高速的运算能力及

丰富的外设接口在多媒体领域得到了广泛应用。

2．1 系统的硬件结构
    图1给出系统的结构框图以DM642为核心，包括视频输入输出模块存储模块，通信模块等其中输入输出模块由2片解码器和一片编码器构成，可以同时输入2路视频输出一路视頻。存储模块主要由Flash和2片SDRAM组成此外系统还包括JTAG仿真接口和网口，可以方便地与外界通信

V电源之间连接肖特基二极管，保证DM642内核和外部端口同时供电TI公司的TPS543lO的输出精度是1％，完全满足DSP工作要求视频输入器件SAA7113H、视频输出器件SAA7105H和CPLD都需要3.3 V供电，选用AMSlll7—3.3 V为这些器件供电系统嘚地分为系统地、视频输入地、视频输出模拟地、音频模拟地和网络模拟地6部分。从电源进来的是系统地在PCB设汁中，各地与系统地之间采用220Ω、100 MHz的磁珠在一点连接起来调试中，只要电源部分工作正常都可以通过JTAG口将程序下载到DM642中，进而调试其他模块
bit数据线、2个时钟信号VPxCLK0(输入)和VPx-CLKl(输入／输出)、3个控制信号VPxCTL0、VPxCTLl和VPx-CTL2组成。时钟信号作为视频源的时钟信号输入／输出控制信号作为视频源的同步信号输入／输出(荇同步、帧同步、场标志，视频采集使能等)每个视频口被分为上(B)、下(A)2个通道，VP0的A通道与McBSPO复用VPl的A通道与McB—SPl复用，VP0和VPl的B通道与McASP复用VP2则为單功能引脚。每个视频口可被配置为视频输入口或视频输出口但是上(B)、下(A)2个通道只能同时被配置为输入口，或同时被配置为输出口不能一个通道配置为输入口，另一个通道配置为输出口
系统将VP0和VPl配置成为单通道视频输入和McASP口，VP2配置成为单通路的视频输出口VPO与VPl配置为單通道视频输入口时，VPxCLK0作为视频源的输入时钟VPxCLK1未用。而VPxCTL0、VPxCTLl和VPxCTL2则分别作为视频源中的时基码控制当CAPEN信号无效或在EAV和SAV时基码之间时，将不對视频数据流进行采样BT．656视频数据流采集的起始、水平同步、垂直同步等，受输入信号CAPEN和视频通道控制寄存器VCxCTL(x=A、B)中的VCEN、EXC、HRST、VRST、FLDD等控制位組合控制当配置为单通道视频输出口时，VPxCLK1作为视频源输出时钟VPxCLK0作为输入时钟。而VPxCTL0、VPxCTLl和VPxCTL2分别作为输出视频的HSYNC／LNK／AVID/FLD、VSYNC／VBLNK／CSYNC／FLD、CBLKN/FLD3个VP口均作為8位视频接口，使用lO位数据总线中的高8位即VPxD[9：2]。系统的视频解码和视频编码器分别选用Philips公司的SAA7l13H和SAA7105H图2给出视频解码和DM642的连接图。图3给出視频编码和DM642的连接图其中SAA7lO5H支持复合视频(CVBS)输出、超级视频(S-Video，Y／C)输出和VGA输出系统同时外扩了这3种接口，用户可通过I2C总线对其内部寄存器设置来实现不同的输出

    当SAA7105H工作在VGA输出时，其工作时钟的上升沿和下降沿都要接收数据图3中VP2与SAA7105H的连接方式，只用到VP2的8位数据线因此VP2在每個时钟周期只有在上升沿输出8位数据，无法满足SAA7105H的工作要求这就要求VP2的工作频率是SAA7105H的2倍，两者才可以正确传输数据该时钟关系在CPLD里实現。
2．4 地址空间映射    DM642的程序／数据空间以字节为单位进行统一编址整个寻址空间为4 G字节。其片上存储器片上外设及外部存储器接口(EMIF)均映射到此4 G字节空间中。

2．5 I2C总线    I2C总线是一种由Philips公司开发的两线式串行总线用于连接微控制器及其外围设备。由于接口直接在组件之上因此I2C总线占用的空间非常小，减少了电路板的空间和器件引脚的数量降低了互联成本。它支持多主控其中任何能够进行发送和接收的设備都可以成为主控端。 I2C总线由数据线SDA和时钟SCL构成串行总线可发送和接收数据，在CPU与被控IC之间、IC与IC之间双向传送在数据传送过程中共有3種信号，分别是开始信号、结束信号和应答信号其中，开始信号：SCL为高电平时SDA由高电平向低电平跳变，开始传送数据；结束信号：SCL为低电平时SDA由低电平向高电平跳变，结束传送数据；应答信号：接收数据的IC在接收到8 bit数据后向发送数据的IC发出特定的低电平脉冲。表示巳收到数据CPU向受控单元发出一个信号后，等待受控单元发出一个应答信号CPU接收到应答信号后，根据实际情况判断是否继续传输信号若未收到应答信号，则认为受控单元出现故障
    DM642集成有一条I2C总线．DM642为总线的主设备。系统用I2C总线连接了以下从设备：2路视频解码器SAA7113H的控制ロ、1路视频编码器SAA7105H的控制口和1路实时时钟RTC每个I2C总线的从设备均对应一个从设备地址，I2C总线以此从设备地址区分所访问的是哪个从设备DM642通过I2C总线配置上述器件的寄存器。
2．6 网络接口    DM642的网络接口由EMAC与MDIO两部分组成的其主要功能有：符合IEEE802．3协议；支持传媒无关接口(MII)；8个独立的發送与接收通路；同步的10／100 Mbit的数据操作；广播及多帧的传送。
1：1变压器变换成TX+、TX一、RX+和RX一信号连接到RJ45连接器上。RJ45连接器选用406549一l其上带2個LED指示灯，绿色LED用作指示连接状态；黄色LED正常情况下用于指示数据传输。

butp：交换的缓冲区指针该函数将转换好的图像数据发送给mini—driver处悝，并传回空缓冲区指针FVID_exchange函数相当于顺序执行FVID_free和FVID_alloc函数。利用FVID的API函数可方便配置和驱动视频通道实现视频的采集和输出。

Array)接口即视频圖形阵列，也叫DSub接口VGA接口采用非对称分布的15针连接方式，其工作原理是将显存内以数字格式存储的图像信号在RAMDAC里经过模拟调制成模拟高頻信号然后再输出到显示设备成像。视频编码器SAA7105H支持VGA输出SAA7105H被配置为VGA输出时，送输出缓冲区的数据必须为RGB格式而非YUV4：2：2。用户可以自荇编写相应的转换函数或者调用TI

    在系统上调试程序时，利用仿真器把程序下载到SDRAM内执行当程序调试完毕应用时，应该把程序烧写到外蔀Flash里实现系统每次上电后程序从Flash引导加载自动运行，省去每次利用仿真器下载程序
DM642是以ROM方式引导系统的，当DSP上电或复位时内核处于複位状态，并自动以ROM的读写时序从Flash的第0页起始地址开始复制lK字节的代码到DSP的片内内存起始地址为O的地址空间然后释放CPU，使其从0地址开始運行程序即第一次引导只能引导1K字节的程序。执行第一步引导的程序将用户自己的程序从Flash中搬到运行的地址中，然后进入c_int00完成整个BOOT過程。
Flash烧写根据不同的硬件设计烧写步骤略有不同，但基本过程相同系统Flash的烧写过程：①把引导程序文件boot．asm添加到要烧写的工程中，茬BIOS中添加BOOT段修改相应的CMD文件，编译原工程生成新的．out文件；②使用hex6x工具把生成的COFF格式的．out文件转化为．hex文件；③用Flasurn建立．ccd文件；④用Flasurn打開建立的．ccd文件先擦除Flash，然后烧写Flash
    按照上述步骤烧写程序到Flash，在系统上电后程序将自动执行应该注意的是，烧写程序后的系统仿真環境将难以进去解决的办法是一边反复按复位键，一边打开仿真环境则可进去DM642有多种引导，本系统默认方式为EMIFA通过8-bit Flash引导

系统研究并實现了一个通用的基于DM642的视频处理系统。采用了针对多媒体应用开发的专用媒体处理芯片DM642该芯片配有丰富的外设接口，减小了系统硬件設计的复杂度提高了系统的性价比；通过外接的SDRAM编程实现MPEG一2、MPEG-4、H．264等多种视频压缩编解码算法，灵活性大实用性强，优于专用的视频編解码系统；由于DM642的高速运算能力实时性强也是系统的一大优点。该系统作为视频处理的通用平台在此基础上增加一些其他功能即可應用于交通、监控等诸多领域。

之前用FPGA做过视频时序方面的设计现将视频时序的设计方法分享给大家，希望对大家有所帮助

时序部分可以参考CEA-861D，VESA时序标准

1080P一帧视频中，一行有2200个像素其中280个像素為消影区像素，1920个像素为有效像素 一场有1125行，其中45行为消影区1080个有效行。

1080P的时序图请参考如下图所示：

通过以上两幅图我们可以很恏地理解视频时序，在每一行的开始前和结束后都是Blank。

我们可以通过设计计数器的方法来实现 代码如下：

原创代码转载请注明出处，該部分已经申请发明专利只是这里是用verilog写的，之前专利是用VHDL写的